時(shí)序分析

　　Philips PM3296A是并行總線，其時(shí)序?qū)僭赐较到y(tǒng)，在滿足信號(hào)質(zhì)量的前提下，也必須滿足時(shí)序要求。對(duì)于源同步時(shí)鐘，驅(qū)動(dòng)芯片的數(shù)據(jù)和時(shí)鐘信號(hào)由內(nèi)部電路提供即數(shù)據(jù)和時(shí)鐘并行傳輸。DDR3對(duì)不同的時(shí)序關(guān)系采用分組設(shè)計(jì)，其時(shí)序關(guān)系如表2.

　　表2時(shí)序分組關(guān)系

　　源同步時(shí)序計(jì)算公式：

　　Tsetup_margin=Tvb—Tsetup—Tskew

　　Thold_margin=Tva—Thold—Tskew

　　公式中：Tsetup margin＼Thold_margin：建立時(shí)間余量＼保持時(shí)間余量，Tvb＼Tva：驅(qū)動(dòng)端的建立時(shí)間和保持時(shí)間，Tsetup＼Thold接收端的建立時(shí)間和保持時(shí)間，Tskew：指數(shù)據(jù)、地址信號(hào)參考時(shí)鐘引起的偏移。其中Tvb＼Tva，Tsetup＼Th01d參數(shù)值都是能從器件手冊(cè)中獲取，關(guān)鍵是數(shù)據(jù)與選通信號(hào)飛行時(shí)間的時(shí)序偏移（skew），包含驅(qū)動(dòng)端輸出的偏移和在PCB板上的走線長(zhǎng)度的偏移，需通過(guò)時(shí)序仿真非理想隨機(jī)碼進(jìn)行分析計(jì)算得出。

　　以DDR3數(shù)據(jù)讀寫操作為例，根據(jù)下表芯片資料中的時(shí)序參數(shù)進(jìn)行靜態(tài)時(shí)序裕量的計(jì)算，獲得PCB設(shè)計(jì)的時(shí)序控制規(guī)則。

　　表3仿真所需要的時(shí)序參數(shù)（數(shù)據(jù)率：1333MHz）控制器：

　　寫操作：

　　Tsetup_margin=0.25—0.03=0.22ns

　　Thold_margin=0.25-0.065=0.185ns

　　讀操作：

　　Tsetup_margin = Thold_margin=（0.38*1.5-0.125）/2 - 0.125=97.5ps

　　上述計(jì)算值是理論上的時(shí)序余量，其實(shí)源同步時(shí)序除本身芯片自身固有特性所帶來(lái)的延時(shí)外還受其他因素的影響，都屬于偏移范圍，主要包括：

　?。?）高速總線造成的信號(hào)完整性問(wèn)題如串?dāng)_、同步開關(guān)噪聲、碼間干擾（ISI）等影響，需通過(guò)信號(hào)仿真分析來(lái)估算。

　　（2）高速總線互連所產(chǎn)生的時(shí)序偏斜：主要是信號(hào)總線互連鏈路中的布線誤差，整個(gè)鏈路含器件封裝內(nèi)部走線、pcb板上走線和走線過(guò)孔等產(chǎn)生的時(shí)序偏差，可通過(guò)等長(zhǎng)布線來(lái)控制其時(shí)序偏斜。

　　對(duì)8位數(shù)據(jù)總線Philips PM3296A進(jìn)行分析，選取一根數(shù)據(jù)線為受害線，其余數(shù)據(jù)線為反向偽隨機(jī)碼，條件設(shè)為zui快驅(qū)動(dòng)，在此zui壞情況進(jìn)行綜合仿真，查看其受擾線的波形情況。

　　比較圖5、圖6后可看出此數(shù)據(jù)線受到各方面的因素綜合影響，使波形眼圖中的眼高和眼寬都相應(yīng)減小，導(dǎo)致數(shù)據(jù)總線時(shí)序裕量大大減少。上述時(shí)序裕量需減去此值再考慮其他噪聲因素，結(jié)合經(jīng)驗(yàn)留些時(shí)序余量后，就可把時(shí)序余量轉(zhuǎn)換成PCB設(shè)計(jì)時(shí)的布線長(zhǎng)度約束（約6in/ns）。

　　圖5 Philips PM3296A數(shù)據(jù)總線理想波形

　　圖6 Philips PM3296A數(shù)據(jù)總線zui壞情況下的實(shí)際波形

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