Philips PM3320A設(shè)計

　　4.1設(shè)計規(guī)則約束

　?。?）等長約束

　　采用分組等長方式，分組如下：

　　數(shù)據(jù)線與DQS、DM信號組：64位數(shù)據(jù)線按8位一組，每組分別對應(yīng)其各自的DQS和DM信號；由于數(shù)據(jù)時序余量zui小，組內(nèi)嚴(yán)格控制延時，以對應(yīng)的DQS為基準(zhǔn)，等長精度在±10mil.

　　地址線、控制線、時鐘線組：需等長控制，地址線與控制線各分支的誤差±20mil，它們與時鐘線誤差在±100mil，差分時鐘線之間±5rail.

　?。?）間距約束

　　DDR3同組線間的間距保持在2倍線寬；不同組類線的間距保持在3倍線寬；DDR3線與其他jBDDR3線之間的間距應(yīng)大于50mil，用于串?dāng)_控制。

　?。?）線寬約束

　　根據(jù)傳輸線阻抗要求和印制板疊層結(jié)構(gòu)計算走線線寬，設(shè)置走線線寬規(guī)則，保證阻抗的*性。

　　4.2 Philips PM3320A布線技巧

　　同組內(nèi)總線盡量同層走線，時鐘線與地層相鄰；盡量少用過孔，如用需組內(nèi)過孔數(shù)相同，保證其*性；相鄰信號走線需交叉，避免長距離的重疊走線，如相鄰層間距足夠大，可適當(dāng)降低要求；

　　走線避免采用直角應(yīng)用45.斜線或圓弧角走線；盡量采用3W原則走線；

　　與電源層相鄰的信號層中的高速走線應(yīng)避免跨電源＼地平面；

　　電源層比地層內(nèi)縮20H（H：電源層與地層的介質(zhì)厚度）；不允許有孤立銅的存在。

　　5 Philips PM3320A板后仿驗證

　　DDR3的PCB設(shè)計結(jié)束后進(jìn)行后仿分析，用以對前面的仿真分析進(jìn)行驗證。PCB板后仿主要是對DDR3信號質(zhì)量和時序關(guān)系進(jìn)行分析。

　　5.1 Philips PM3320A的差分時鐘驗證

　　DDR3差分時鐘在PCB布線后對其后仿真分析，抽取一對實際時鐘走線對所走鏈路進(jìn)行分析其波形如下圖7：其單調(diào)性和上下過沖都滿足要求。

　　圖7：差分時鐘PCB走線波形圖8數(shù)據(jù)總線寫時序

　　5.2 Philips PM3320A的時序驗證

　　對于布線后的時序驗證也是十分重要的環(huán)節(jié)。在確定好同步信號組及對應(yīng)的選通信號后利用Cadence軟件的BUS setup功能進(jìn)行綜合分析，位數(shù)據(jù)總線及相應(yīng)的DQS信號，設(shè)定時鐘頻率666MHz，設(shè)定相應(yīng)ibis模型，加入隨機(jī)碼流，zui終進(jìn)行分析后可通過測量得到時序參數(shù)可計算時序裕量，驗證PCB布線是否滿足相關(guān)的時序關(guān)系。分析結(jié)果見圖8.

　　圖8 Philips PM3320A數(shù)據(jù)總線寫時序

　　從上圖8可測量出數(shù)據(jù)總線的建立時間和保持時間，根據(jù)DDR3數(shù)據(jù)相應(yīng)時序進(jìn)行靜態(tài)時序計算，再綜合考慮其余因素對時序的影響來估算包括其PCB走線長度引起的偏移等，滿足其DDR3接收端的建立時間和保持時間的時序正確性，其它時序關(guān)系類似可通過此驗證。

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