3.3 FPGA邏輯設(shè)計

　　FPGA是整個系統(tǒng)的核心，它需要產(chǎn)生測試數(shù)據(jù)并將數(shù)據(jù)存儲到DDR2中，以及將DDR2中讀出的數(shù)據(jù)轉(zhuǎn)移到CYUSB3014大的內(nèi)部FIFO中，因此它主要由如圖2內(nèi)部所示模塊構(gòu)成。

　　3.3.1 Philips PM8927A接口模塊

Philips PM8927A 接口模塊主要處理讀寫命令。讀寫命令需要計算機通過USB控制傳輸，傳遞到CYUSB3014中，再由CYUSB3014將具體的命令轉(zhuǎn)化為電平信號送到FPGA的IO口。USB接口模塊根據(jù)UART_RX上的電平信號，判斷出是讀命令還是寫命令，zui終產(chǎn)生CYUSB3014的片選CS、使能 OE、讀/寫控制等有效信號。

　　當(dāng)為寫命令時，Philips PM8927A需要將從DDR2中讀取的數(shù)據(jù)發(fā)送出去;當(dāng)為讀命令，讀取CYUSB3014傳遞過來的數(shù)據(jù)，流程圖如圖4所示。圖5、圖6分別為同步寫入和讀出數(shù)據(jù)的時序圖。由于讀寫zui大包為1024字節(jié)，所以實際每一包傳輸需要256個周期。圖中的輸入/出DQ數(shù)據(jù)為測試數(shù)據(jù)模塊和PC機產(chǎn)生的測試數(shù)據(jù)，RX即UART_RX信號。

　　3.3.2 Philips PM8927A測試數(shù)據(jù)模塊

　　當(dāng)計算機向FPGA發(fā)出讀命令時，F(xiàn)PGA產(chǎn)生測試數(shù)據(jù)。32位數(shù)據(jù)，高16位為0，低16位循環(huán)計數(shù)，發(fā)送一個周期后，自動清零。

　　批量（bulk）傳輸時的zui大包大小為1024字節(jié)，因此測試數(shù)據(jù)在0~255之間循環(huán)變化。

　　產(chǎn)生測試數(shù)據(jù)后，數(shù)據(jù)傳輸流程為DATA->

　　DDR2->FIFO->CYUSB3014->PC機，實現(xiàn)了將測試數(shù)據(jù)上傳到PC機的功能。

　　3.3.3 Philips PM8927A接口模塊

　　該部分直接負責(zé)外圍DDR2接口，利用FPGA的DDRII SDRAM IP核實現(xiàn)，按照DDR2芯片MT47H64M16HR來設(shè)定控制器的時序參數(shù)，控制器根據(jù)這些參數(shù)值生成滿足MT47H64M16HR時序的接口，再由DDR2模塊進行讀寫控制。

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