設(shè)計工程師在完成Philips PM2120 模塊Master和模塊Slave的HDL設(shè)計后，用HDL 仿真器軟件分別對兩個模塊進行仿真驗證，Philips PM2120 模塊Master的仿真時間花費了五分鐘，模塊Slave花費了十五分鐘，兩個模塊進行聯(lián)合仿真花費了二十分鐘。如果設(shè)計不正確，則要對設(shè)計進行重新修改和仿真直到驗證通過為止，重復(fù)的仿真工作將要花費幾天甚至幾星期。為了縮短仿真時間，本文提出利用硬件加速的思想，對設(shè)計進行軟硬件協(xié)同加速仿真。模塊Master和模塊Slave的功能首先分別在軟件上仿真驗證通過，待模塊Slave經(jīng)綜合實現(xiàn)后，把模塊 Slave下載到硬件中，模塊Master仍然運行在軟件上，通過Philips PM2120 仿真工具提供的外部接口實現(xiàn)軟硬件間的數(shù)據(jù)交互，進行模塊Slave和模塊 Master的聯(lián)合仿真驗證，一旦仿真通過，把模塊Master和模塊Slave都放入硬件中進行加速仿真驗證，這時兩個模塊的聯(lián)合仿真時間將大大縮短。

　　圖3 Philips PM2120 加速仿真

　　本文描述的加速仿真技術(shù)實現(xiàn)框圖如圖3所示。Philips PM2120 （Design Under Test）由可綜合的Verilog HDL語言設(shè)計完成。DUT綜合實現(xiàn)后，下載到現(xiàn)場可編程門陣列（FPGA：Field Programmable Gate Array）中進行加速仿真驗證。運行在HDL 仿真器上的測試文件TestBench給DUT發(fā)送測試激勵并響應(yīng)輸出信息，Philips PM2120 與HDL仿真器間的信息交換由仿真器提供的Verilog 編程語言接口（PLI：Programming Language Interface）來實現(xiàn)。Verilog PLI為Verilog代碼調(diào)用C語言編寫的函數(shù)提供了一種機制，它提供了C語言動態(tài)鏈接程序與仿真器的接口，可以實現(xiàn)C語言和Verilog語言的協(xié)同仿真。由于C語言在過程控制方面比Verilog語言有優(yōu)勢，可以用C程序來產(chǎn)生測試激勵和讀取信號的值。以Windows平臺為例，用戶通過運用C語言和Verilog PLI編寫接口函數(shù)，編譯代碼并生成動態(tài)鏈接庫（DLL：Dynamic Link Library），然后在由Verilog語言編寫的TestBench中調(diào)用這些函數(shù)。在執(zhí)行TestBench文件進行仿真時，TestBench中的C函數(shù)一旦鏈接成功，C函數(shù)將詳細信息傳遞給HDL仿真器，執(zhí)行C函數(shù)就可以像仿真Verilog代碼一樣進行仿真。這樣，設(shè)計工程師利用 Verilog PLI接口創(chuàng)建自己的系統(tǒng)調(diào)用任務(wù)和系統(tǒng)函數(shù)，就可以通過C語言編程對DUT進行輔助仿真，達到Verilog語法所不能實現(xiàn)的功能。

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