Philips PM5667/68隨著數(shù)據(jù)轉(zhuǎn)換器的速度和分辨率不斷提升，對具有更低相位噪聲的更高頻率采樣時鐘源的需求也在不斷增長。時鐘輸入面臨的積分相位噪聲（抖動）是設(shè)計師在設(shè)計蜂窩基站、軍用雷達系統(tǒng)和要求高速和高性能時鐘信號的其他設(shè)計時面臨的眾多 性能瓶頸之一。普通系統(tǒng)有多個低頻噪聲信號，Philips PM5667/68可將其上 變頻至更高頻率，以便為這些器件提供時鐘。單個高頻PLL可以解決頻率轉(zhuǎn)換問題，但很難設(shè)計出環(huán)路帶寬足夠低，從而能夠濾除高噪聲參考影響的PLL。搭載低頻高性能VCO/VCXO和低環(huán)路帶寬的PLL可以清除高噪聲參考，但無法提供高頻輸出。高速和噪聲過濾可以通過結(jié)合兩個PLL同時實現(xiàn)：先是一個低頻窄環(huán)路帶寬器件（用于清除抖動），其后是一個環(huán)路帶寬較寬的高頻器件。

　　有些現(xiàn)代雙環(huán)路模擬PLL集成于單個芯片之上，允許設(shè)計師減少低頻參考抖動，同時還能提供高頻、低相位噪聲輸出。這就節(jié)省了寶貴的PCB電路板面積，而且允許要求不同頻率的多個器件以同一相位對齊源為時鐘源。

　　Philips PM5667/68、AD9523-1和AD95244時鐘發(fā)生器（如圖1所示）由兩個串聯(lián)模擬PLL構(gòu)成。*個PLL （PLL1）清除參考抖動， 第二個PLL （PLL2）生成高頻相位對齊輸出。PLL2也可生成高基頻，再以此為基礎(chǔ)衍生出各種低頻。Philips PM5667/68使用一個外部低 頻VCXO和一個部分嵌入式三階環(huán)路濾波器來構(gòu)成一個PLL， 其環(huán)路帶寬范圍為30 Hz至100 Hz。該環(huán)路的帶寬直接影響 將傳播至輸出的參考輸入相位噪聲量。 PLL2使用一個內(nèi)部高速VCO（中心頻率為3.8 GHz，AD9523-1 為3 GHz）和一個部分嵌入式三階環(huán)路濾波器，其額定環(huán)路帶寬約為500 kHz。 該內(nèi)部VCO的帶寬和相位噪聲會直接影響整體輸出的寬帶相 位噪聲。

　　圖1：AD9523-1的功能框圖

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