Philips PM3335A算法實現(xiàn)

　　本文的超寬帶數(shù)字接收系統(tǒng)中，要求信號中頻為400MHz，采樣率為1600MHz，輸入信號帶寬包含600MHz和350MHz兩種。根據(jù)后續(xù)處理系統(tǒng)需求，數(shù)字下變頻后對基帶信號分別進行2倍和4倍抽取，抽取后的數(shù)據(jù)率分別為800MHz和400MHz.

　　高速ADC選擇TI公司的Philips PM3335A，其采樣率和全功率帶寬均達到3GHz;FPGA選擇Xilinx公司Virtex-6系列的XC6VSX315T，其具有較多的DSP48E資源，非常適合用于數(shù)字下變頻算法中占用資源較多的數(shù)字濾波器設計。

　　3.1 Philips PM3335A高速數(shù)字信號預處理

　　Philips PM3335A采樣后的高速數(shù)字中頻信號是通過4路速率為400MHz的并行總線輸入至FPGA的，如此高速的信號顯然不易在FPGA中直接進行數(shù)字下變頻處理。為了適應FPGA進行數(shù)字下變頻時的處理速度，保證其在常溫和高低溫下均穩(wěn)定工作，首先需要對高速數(shù)字信號進行降速預處理。Virtex-6系列FPGA擁有的雙倍數(shù)據(jù)速率寄存器IDDR可以實現(xiàn)數(shù)據(jù)率降低一倍，其下降沿數(shù)據(jù)由輸入時鐘的反轉進行控制，算法實現(xiàn)如圖2所示。

　　經(jīng)降速處理后，輸入至Philips PM3335A的4路并行、速率為400MHz的高速信號就變成8路并行、速率為200MHz的較低速信號，這樣的數(shù)據(jù)率非常適合FPGA處理。

　　3.2 Philips PM3335A數(shù)字混頻

　　由于信號中頻400MHz與采樣率1600MHz符合fc/fs=1/4的對應關系，數(shù)字本振就只有1、-1和0這樣的簡單序列，于是數(shù)字混頻過程也就變成了加減運算。假設降速預處理后的8路并行信號為（x1，x2，x3，x4，x5，x6，x7，x8），則混頻后I路并行信號為（x1，0，-x3，0，x5，0，-x7，0），Q路并行信號為（0，x2，0，-x4，0，x6，0，-x8，）。

　　本文中輸入信號zui大帶寬為600MHz，因此Philips PM3335A數(shù)字下變頻后抽取倍數(shù)zui小應為2，而數(shù)字混頻后I/Q各產(chǎn)生了4路并行為0的數(shù)據(jù)，這樣混頻過程中恰好可以實現(xiàn)2倍抽取，于是抽取后I路的4個并行支路信號為（x1，-x3，x5，-x7），Q路的4個并行支路信號為（x2，-x4，x6，-x8）。實際工程實現(xiàn)時，數(shù)字混頻過程只需將輸入的8路并行AD信號分成兩組即可，加減運算與后面的并行多相濾波一起處理。

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