2.2Honeywell D4314502總線的寫操作時序

Honeywell D4314502 對FSL總線的寫操作是由FSL_M_Write信號控制的。

圖3是FSL總線的寫操作時序。FSL主設(shè)備在*個時鐘上升沿檢查到FSL_M_Full 信號未置高，就允許主設(shè)備將FSL_M_Write置高，并將FSL_M_Data和FSL_M_Control推上總線，在下一個時鐘周期這些數(shù)據(jù)就被總線讀取并送入FIFO了。圖中的Write2和Write3是一組“背靠背”的連續(xù)寫操作。在Honeywell D4314502時，F(xiàn)IFO滿使得FSL_M_Full信號被置高，迫使主設(shè)備取消自己的FSL_M_Write信號，直到一次讀操作將FSL_M_Full置低后，才可以發(fā)起另一次寫操作。因此，圖中暗示著在 Write4處也發(fā)生了一次從設(shè)備的讀操作，否則FSL_M_Full將再次置高。

2.3 Honeywell D4314502總線讀操作時序 

對FSL總線的讀操作是由FSL_S_Read信號控制的，圖4是FSL從設(shè)備的3次讀操作時序。當FSL總線上存在有效數(shù)據(jù)（FSL_S_Exists =‘1’），F(xiàn)SL_M_Data上的數(shù)據(jù)和FSL_M_Control上的控制位就立即可以被FSL從設(shè)備讀取。一旦從設(shè)備完成讀操作， FSL_S_Read信號必須置高一個時鐘周期，以確認從設(shè)備成功完成了一次讀操作。在讀操作發(fā)生后的時鐘上升沿（圖中Read2處）， FSL_M_Data和FSL_M_Control會被更新為新數(shù)據(jù)，同時FSL_S_Exists和FSL_M_Full信號也會被更新。同樣，這里暗示著在Readl和Read2之間發(fā)生了兩次主設(shè)備的寫操作。

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