?6ES7392-1AJ00-0AA0再同步

讀周期中，從?6ES7392-1AJ00-0AA0來(lái)的數(shù)據(jù)信號(hào)首先通過(guò)延遲后的DQS鎖存到DDR觸發(fā)器中。為了在FPGA內(nèi)部能夠使用該數(shù)據(jù)，還要將其同步到FPGA內(nèi)部的時(shí)鐘域上，這個(gè)過(guò)程稱為再同步（resynchronization）。如圖4所示，對(duì)于前一級(jí)DQS延遲后的信號(hào)鎖存的數(shù)據(jù)再通過(guò)clk-90同步之后才送到內(nèi)部數(shù)據(jù)總線上。 在寫周期中，DQS與DQ必須是中心對(duì)齊的（centerahgn）。我們用clk_90時(shí)鐘觸發(fā)的DDR觸發(fā)器產(chǎn)生DQS信號(hào)，因此，為了滿足時(shí)序要求，從內(nèi)部來(lái)的數(shù)據(jù)通過(guò)clk_90時(shí)鐘鎖存后再由clk觸發(fā)的DDR觸發(fā)器將其輸出，從而保證DQs與DQ是中心對(duì)齊的。

 4 ?6ES7392-1AJ00-0AA0控制器的實(shí)現(xiàn) 該控制器針對(duì)16位寬512 Mb的DDR SDRAM設(shè)計(jì)，在Altera公司的Quartus II4．2環(huán)境中采用Cyclone系列的EPlC6Q2410C6來(lái)實(shí)現(xiàn)，總共使用了729個(gè)邏輯單元，占FPGA可編程邏輯資源的12％，此外還使用了1個(gè)鎖相環(huán)（PLL）。zui后，在Modelsim5．8中對(duì)整個(gè)工程進(jìn)行布局一布線后仿真（Post-P1ace&RouteSimulation），采用的模型為Micron公司的512 Mb的DDR SDRAMMT46V32M16的仿真模型，時(shí)鐘為133 MHz，圖2是控制器讀取DDR SDRAM的時(shí)序仿真波形?！?/span>

 5 結(jié) 論 本文給出了一種通過(guò)?6ES7392-1AJ00-0AA0控制將DDR SDRAM應(yīng)用在嵌入式系統(tǒng)中的方法。設(shè)計(jì)中采用Altera公司性價(jià)比較高的Cyclone系列FPGA，并充分利用片內(nèi)提供的鎖相環(huán)、DDR觸發(fā)器以及DQS延遲鏈等硬件資源，占用的邏輯資源少。該設(shè)計(jì)可以很容易地移植到Altera公司其他系列的FPGA上，經(jīng)過(guò)適當(dāng)?shù)男薷倪€可以用來(lái)控制64位寬的DIMM型的DDR SDRAM，因此可以很好地應(yīng)用在需求高速度、大容量存儲(chǔ)器的場(chǎng)合中。

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