?PROSOFT MVI56-DFCMR時序控制 時序控制是存儲控制器實現(xiàn)中的關(guān)鍵部件，在VIM-1嵌入式存儲控制器中用1個計時器子模塊來實現(xiàn)對存控內(nèi)狀態(tài)機(jī)的時序控制。計時器子模塊中包括1個時鐘周期數(shù)鎖存器ClkCNT和1個計時復(fù)位信號Reset_ClkCNT，具體時序控制描述如下： （1）鎖存器ClkCNT按時鐘周期遞增，每時鐘周期ClkCNT的值加1，直到Reset_ClkCNT復(fù)位信號置1，ClkCNT清0； （2）狀態(tài)機(jī)轉(zhuǎn)換到某個需要延遲操作的狀態(tài)時，Reset ClkCNT復(fù)位信號置1，此時CIkCNT清0； （3）狀態(tài)機(jī)進(jìn)入延遲等待狀態(tài)，同時將Reset_ClkCNT復(fù)位信號置0，計時器從0開始計數(shù)，ClkCNT按時鐘周期遞增1； （4）ClkCNT值到達(dá)延遲時間，相關(guān)狀態(tài)機(jī)子模塊控制狀態(tài)發(fā)生轉(zhuǎn)換，同時將Reset_ClkCNT置1，ClkCNT清0，進(jìn)入下一個狀態(tài)的時序控制。

 4 ?PROSOFT MVI56-DFCMR功能模擬及綜合驗證

 4.1 存儲控制器功能模擬 在modelsim 5.7中對?PROSOFT MVI56-DFCMR嵌入式存儲器進(jìn)行了功能模擬，下面分別給出讀寫訪問功能模擬結(jié)果。圖5為存儲控制器寫周期時序波形圖。該時序波形圖反映了存儲控制器將數(shù)據(jù)總線上的數(shù)據(jù)00000009H（H表示16進(jìn)制）寫入DRAM的過程。從圖5中可以看到存儲控制器在狀態(tài)機(jī)cstate處于0110狀態(tài)時240 ns，將數(shù)據(jù)送到輸出數(shù)據(jù)線sdr_odq上，數(shù)據(jù)值為00000009H；完成數(shù)據(jù)的寫入后，狀態(tài)機(jī)轉(zhuǎn)到寫恢復(fù)狀態(tài)0111（260 ns），經(jīng)過兩個周期后在280 ns回到空閑狀態(tài)0000，寫周期完成。 圖6為存儲控制器讀周期時序波形圖。同寫周期時序波形圖一樣，圖中正確反映了命令狀態(tài)機(jī)在檢測到控制總線上讀命令后的狀態(tài)轉(zhuǎn)換過程，狀態(tài)轉(zhuǎn)換之間的延遲周期，每種狀態(tài)所對應(yīng)的DRAM命令信號，系統(tǒng)地址和數(shù)據(jù)總線上的值，DRAM地址線和數(shù)據(jù)線上的值。通過一系列的狀態(tài)轉(zhuǎn)換，在狀態(tài)機(jī)cstate轉(zhuǎn)換到1010數(shù)據(jù)輸出狀態(tài)（350 ns）時，存儲控制器將前面存入DRAM存儲單元中的數(shù)據(jù)00000009H，讀取出來并傳送到系統(tǒng)數(shù)據(jù)總線sys_odata上。

 4.2 ?PROSOFT MVI56-DFCMR綜合驗證 在QuartusⅡ環(huán)境中采用Altera的Stratix FPGA系列中的EPlS80對VIM-1嵌入式存儲控制器進(jìn)行了綜合，下面是存儲控制器綜合結(jié)果。 [align=center] [/align] 5

結(jié)語 在?PROSOFT MVI56-DFCMR中嵌入向量處理邏輯的VIM系統(tǒng)結(jié)構(gòu)，能充分發(fā)揮PIM高帶寬、低延遲、低功耗的特點，可以有效解決存儲性能瓶頸問題。基于VIM的嵌入式存儲控制器是VIM系統(tǒng)的方存控制部件，是影響系統(tǒng)性能的發(fā)揮的關(guān)鍵，本文實現(xiàn)的?PROSOFT MVI56-DFCMR嵌入式存儲控制器支持多種讀寫模式，具有嚴(yán)格的時序控制，每個存儲控制器對應(yīng)單獨的存儲模塊，和VIM的存儲交叉開關(guān)接口，使得多個方存部件可以同時訪問多個存儲體，具有較強的研究和應(yīng)用價值。

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