1336T-GT2-SP3B具體設(shè)計(jì)包括硬件設(shè)計(jì)和軟件設(shè)計(jì)。硬件設(shè)計(jì)主要是根據(jù)性能參數(shù)要求對各功能模塊所需要使用的元器件進(jìn)行選擇和組合，其選擇的基本原則就是市場上可以購買到的的通用元器件。必要時，須分別對各個沒有把握的部分進(jìn)行搭試、功能檢驗(yàn)和性能測試，從模塊到系統(tǒng)找到相對優(yōu)化的方案，畫出電路原理圖。

1336T-GT2-SP3B硬件設(shè)計(jì)的關(guān)鍵一步就是利用印制板（PCB）計(jì)算機(jī)輔助設(shè)計(jì)（CAD）軟件對系統(tǒng)的元器件進(jìn)行布局和布線，接著是印制板加工、裝配和硬件調(diào)試。 工作量zui大的部分是軟件設(shè)計(jì)。軟件設(shè)計(jì)貫穿整個系統(tǒng)的設(shè)計(jì)過程，主要包括任務(wù)分析、資源分配、模塊劃分、流程設(shè)計(jì)和細(xì)化、編碼調(diào)試等。軟件設(shè)計(jì)的工作量主要集中在程序調(diào)試，所以軟件調(diào)試工具就是關(guān)鍵。zui常用和zui有效的工具是在線仿真器（ICE）。

2. 第2層次：以EDA工具軟件和EOS為開發(fā)平臺的設(shè)計(jì)方法。 隨著微電子工藝技術(shù)的發(fā)展，各種通用的可編程半定制邏輯器件應(yīng)運(yùn)而生。在硬件設(shè)計(jì)時，設(shè)計(jì)師可以利用這些半定制器件，逐步把原先要通過印制板線路互連的若干標(biāo)準(zhǔn)邏輯器件自制成集成電路（ASIC ）使用，這樣，就把印制板布局和布線的復(fù)雜性轉(zhuǎn)換成半定制器件內(nèi)配置的復(fù)雜性。

然而，1336T-GT2-SP3B半定制器件的設(shè)計(jì)并不需要設(shè)計(jì)人員有半導(dǎo)體工藝和片內(nèi)集成電路布局和布線的知識和經(jīng)驗(yàn)。隨著半定制器件的規(guī)模越來越大，可集成的器件越來越多，使印制板上互連器件的線路、裝配和調(diào)試費(fèi)用越來越少，不僅大大減少了印制板的面積和接插件的數(shù)量，降低了系統(tǒng)綜合成本，增加了可編程應(yīng)用的靈活性，更重要的是降低了系統(tǒng)功耗，提高了系統(tǒng)工作速度，大大提高了系統(tǒng)的可靠性和安全性。

這樣，1336T-GT2-SP3B硬件設(shè)計(jì)人員從過去選擇和使用標(biāo)準(zhǔn)通用集成電路器件，逐步轉(zhuǎn)向自己設(shè)計(jì)和制作部分的集成電路器件，而這些技術(shù)是由各種EDA工具軟件提供支持的。 半定制邏輯器件經(jīng)歷了可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL、復(fù)雜可編程邏輯器件CPLD和現(xiàn)場可編程門陣列FPGA的發(fā)展過程。其趨勢是集成度和速度不斷提高，功能不斷增強(qiáng)，結(jié)構(gòu)趨于更合理，使用變得更靈活和方便。

1336T-GT2-SP3B設(shè)計(jì)人員可以利用各種EDA工具和標(biāo)準(zhǔn)的CPLD和FPGA等，設(shè)計(jì)和自制用戶的大規(guī)模集成電路。然后再通過自下而上的設(shè)計(jì)方法，把用半定制器件設(shè)計(jì)自制的集成電路、可編程外圍器件、所選擇的ASIC與嵌入式微處理器或微控制器在印制板上布局、布線構(gòu)成系統(tǒng)。

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