引言

　　在傳統(tǒng)的控制系統(tǒng)中，通常將單片機(jī)作為控制核心并輔以相應(yīng)的元器件構(gòu)成一個(gè)整體。但這種方法硬件連線復(fù)雜、可靠性差，且在實(shí)際應(yīng)用中往往需要外加擴(kuò)展芯片，這無(wú)疑會(huì)增大控制系統(tǒng)的體積，還會(huì)增加引入干擾的可能性。對(duì)一些體積小的控制系統(tǒng)，要求以盡可能小的器件體積實(shí)現(xiàn)盡可能復(fù)雜的控制功能，直接應(yīng)用單片機(jī)及其擴(kuò)展芯片就難以達(dá)到所期望的效果。

　　復(fù)雜可編程邏輯器件（CPLD）具有集成度高、運(yùn)算速度快、開(kāi)發(fā)周期短等特點(diǎn)，它的出現(xiàn)，改變了數(shù)字電路的設(shè)計(jì)方法、增強(qiáng)了設(shè)計(jì)的靈活性?；诖?，本文提出了一種采用Altera公司的CPLD（ATF1508AS）和Atmel公司的單片機(jī)（AT89S52）相結(jié)合的數(shù)字頻率計(jì)的設(shè)計(jì)方法。該數(shù)字頻率計(jì)電路簡(jiǎn)潔，軟件潛力得到充分挖掘，低頻段測(cè)量精度高，有效防止了干擾的侵入。獨(dú)到之處體現(xiàn)在用軟件取代了硬件。

CPLD開(kāi)發(fā)環(huán)境簡(jiǎn)介

1 VHDL語(yǔ)言

　　VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語(yǔ)言）是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具

，目前已經(jīng)成為IEEE的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫(kù)的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，zui后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的集成電路（ASIC）的設(shè)計(jì)。

2 Max PlusⅡ開(kāi)發(fā)工具

　　Max PlusⅡ開(kāi)發(fā)工具是美國(guó)Altera公司自行設(shè)計(jì)的一種CAE軟件工具。它具有全面的邏輯設(shè)計(jì)能力，設(shè)計(jì)者可以自由組合文本、圖形和波形輸入法，建立起層次化的單器件或多器件設(shè)計(jì)。利用該工具配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設(shè)計(jì)的電路圖或電路描述程序變成基本的邏輯單元寫(xiě)入到可編程芯片中（如CPLD、FPGA），做成ASIC芯片。

　　它支持FLEX、MAX及Classic等系列CPLD器件，設(shè)計(jì)者無(wú)須精通器件內(nèi)部的復(fù)雜結(jié)構(gòu) ，只需用自己熟悉的設(shè)計(jì)輸入工具，如行為語(yǔ)言、原理圖或波形圖進(jìn)行設(shè)計(jì)輸入，它便將這些設(shè)計(jì)轉(zhuǎn)換成目標(biāo)結(jié)構(gòu)所要求的格式，從而簡(jiǎn)化了設(shè)計(jì)過(guò)程。而且Max PlusⅡ提供了豐富的邏輯功能庫(kù)供設(shè)計(jì)者使用。設(shè)計(jì)者利用以上這些庫(kù)及自己添加的宏功能模塊，可大大減輕設(shè)計(jì)的工作量。使用Max PlusⅡ設(shè)計(jì)CPLD器件的流程如圖1所示。

 

圖1 Max PlusⅡ設(shè)計(jì)CPLD器件的流程圖

等精度測(cè)頻原理

　　本系統(tǒng)采用等精度測(cè)頻的原理來(lái)測(cè)量頻率，其原理如圖2所示。

 

圖2 等精度測(cè)頻原理圖

　　圖2中的門(mén)控信號(hào)是可預(yù)置的寬度為T(mén)pr的一個(gè)脈沖。CNT1和CNT2是兩個(gè)可控計(jì)數(shù)器。標(biāo)準(zhǔn)頻率信號(hào)從CNT1的時(shí)鐘輸入端FS輸入，其頻率為Fs；被測(cè)信號(hào)經(jīng)整形后從CNT2的時(shí)鐘輸入端FIN輸入，設(shè)其實(shí)際頻率為Fxe，測(cè)量頻率為Fx。

　　當(dāng)門(mén)控信號(hào)為高電平時(shí)，被測(cè)信號(hào)的上沿通過(guò)D觸發(fā)器的Q端同時(shí)啟動(dòng)計(jì)數(shù)器CNT1和CNT2。對(duì)被測(cè)信號(hào)Fx和標(biāo)準(zhǔn)頻率信號(hào)Fs同時(shí)計(jì)數(shù)。當(dāng)門(mén)控信號(hào)為低電平時(shí)，隨后而至的被測(cè)信號(hào)的上沿將使這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。設(shè)在一次門(mén)控時(shí)間Tpr中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，則：
Fx/Nx=Fs/Ns（標(biāo)準(zhǔn)頻率和被測(cè)頻率的門(mén)寬時(shí)間Tpr*相同）就可以得到被測(cè)信號(hào)的頻率值為:
Fx=（Fs/Ns）脳Nx

系統(tǒng)硬件電路設(shè)計(jì)

1 系統(tǒng)總體設(shè)計(jì)

　　本系統(tǒng)的硬件電路包括鍵盤(pán)控制模塊、顯示模塊、輸入信號(hào)整形模塊以及單片機(jī)主控和CPLD模塊。鍵盤(pán)控制模塊設(shè)置5個(gè)功能鍵和3個(gè)時(shí)間選擇鍵，鍵值的讀入采用一片74LS165來(lái)完成，顯示模塊用8只74LS164完成LED的串行顯示。

　　系統(tǒng)由一片CPLD完成各種測(cè)試功能，對(duì)標(biāo)準(zhǔn)頻率和被測(cè)信號(hào)進(jìn)行計(jì)數(shù)。單片機(jī)對(duì)整個(gè)測(cè)試系統(tǒng)進(jìn)行控制，包括對(duì)鍵盤(pán)信號(hào)的讀入與處理；對(duì)CPLD測(cè)量過(guò)程的控制、測(cè)量結(jié)果數(shù)據(jù)的處理；zui后將測(cè)量結(jié)果送LED顯示輸出。被測(cè)信號(hào)整形電路主要對(duì)被測(cè)信號(hào)進(jìn)行限幅、放大、再經(jīng)施密特觸發(fā)器整形后送入CPLD。用50MHz的有源晶振作為CPLD的測(cè)試標(biāo)準(zhǔn)頻率。單片機(jī)由外接12MHz標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。系統(tǒng)組成原理如圖3所示。

 

圖3 系統(tǒng)原理框圖

2 CPLD邏輯模塊設(shè)計(jì)

　　根據(jù)等精度測(cè)頻原理，利用VHDL實(shí)現(xiàn)的測(cè)頻頂層電路模塊邏輯結(jié)構(gòu)如圖4所示。

 

圖4 系統(tǒng)頂層模塊圖

　　該模塊由4個(gè)子模塊構(gòu)成。其中CONTROL1為測(cè)頻或測(cè)周期控

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