陳昕¹，周哲玲 ¹，鄧建清 ²

（1. 廣東電網(wǎng)有限責(zé)任公司汕頭,汕頭515041）

（2.長沙天恒測控技術(shù)有限公司，長沙410100）

摘要：針對 RC 阻容網(wǎng)絡(luò)檢定氧化鋅避雷器測試儀的不足,研究了氧化鋅避雷器測試儀諧波電流檢測技術(shù),提出了一種金屬氧化物避雷器測試儀校準(zhǔn)裝置。對反饋信號進(jìn)行離散傅里葉變換 ( DFT ) ,消除高次諧波。闡述了校準(zhǔn)裝置的硬件設(shè)計(jì)方案及各功能模塊的工作原理、軟件設(shè)計(jì)方案的工作流程。最后,試驗(yàn)證明了該校準(zhǔn)裝置的可行性,其與傳統(tǒng)的 RC 阻容網(wǎng)絡(luò)方法相比更具優(yōu)勢。

關(guān)鍵詞：避雷器 FPGA 標(biāo)準(zhǔn)信號發(fā)生器 DFT 高次諧波消除 模數(shù)轉(zhuǎn)換 上位機(jī)

中圖分類號：TH86；TP72 文獻(xiàn)標(biāo)志碼：A

DOI: 10.16086/ki.issn 1000-0380.201609017

Abstract: To against the deficiencies in calibrating the tester of MOA by using resistor-capacitor network,the harmonic current detection technique of the tester of MOA is researched,the calibration device for tester of metal oxide arrester is given.The discrete Fourier transform ( DFT ) of feedback signal is canducted to eliminate the higher order harmonics.The design scheme of the hardware of calibration device;the feasibility of this calibration device;comparing with traditional method of using RC network,it is more superior.

Key words: Arrester Field programmable gate array ( FPGA ) Standard signal generator Discrete fourier transform（ DFT ） Higher order harmonics elimination Analog digital conversion Host computer

1. 引言

金屬氧化鋅避雷器（metal oxide arrester，MOA）利用金屬氧化鋅的非線性特性進(jìn)行開斷電流，是電力系統(tǒng)中使用廣泛的一次過電壓保護(hù)設(shè)備。作用于MOA的電壓不同，將會引起 MOA 中的氧化鋅閥片性質(zhì)發(fā)生劇烈變化。在雷電電壓作用下，閥片呈現(xiàn)低阻狀態(tài)，且電壓消失后，可恢復(fù)為高阻態(tài).正常工作電壓下，MOA 處于高阻狀態(tài)，但會有電流流過閥片。由于長期在大電壓等級以及戶外的環(huán)境下運(yùn)行，避雷器的工作性能會出現(xiàn)變化，并且極易發(fā)生損壞^[1]。而避雷器發(fā)生故障的后果非常嚴(yán)重，不僅會喪失保護(hù)設(shè)備及線路的基本功能，甚至還會造成電力系統(tǒng)過壓事故。為保證 MOA 正常運(yùn)行，必須對其進(jìn)行定期檢測。對于 MOA 預(yù)防性試驗(yàn)，國內(nèi)外研制了各種 MOA 測試儀。而針對這些測試儀，國家并沒有制定相應(yīng)的校準(zhǔn)規(guī)范。目前檢驗(yàn) MOA 測試儀的方法主要是標(biāo)準(zhǔn)信號發(fā)生器法和 RC 阻容網(wǎng)絡(luò)法。

傳統(tǒng)的 RC 阻容網(wǎng)絡(luò)法所需的試驗(yàn)設(shè)備包括自偶式調(diào)壓器、交流電壓表、交流電流表、交流電阻箱以及交流電容箱，對試驗(yàn)設(shè)備要求不高^[2]。其不足之處是回路接線繁瑣、操作復(fù)雜、工作效率低；標(biāo)準(zhǔn)電壓器和電容器并非理想元器件，會引入殘余電感和分布電容。在交流電路中，電阻器的時(shí)間常數(shù)不為 0，其引起的誤差約為百分之幾；電容器也存在一定的損耗因數(shù)，引起的誤差將近千分之幾^[3]。且電路中無法產(chǎn)生3次諧波電流，測試數(shù)據(jù)單一，相角不易靈活設(shè)置等眾多因素影響校驗(yàn)結(jié)果的一致性。本文提出了一種金屬氧化物避雷器測試儀的校準(zhǔn)裝置。

2. DFT 信號處理

電流輸出信號經(jīng)過I/V轉(zhuǎn)換，信號調(diào)理后，由模數(shù)轉(zhuǎn)換器轉(zhuǎn)換為數(shù)字信號傳遞給現(xiàn)場可編程門陣列（field programmable gate array,FPGA），調(diào)整輸出信號的幅值和相位，消除高次諧波噪聲。輸入信號為：

令信號頻率為f₀，采樣頻率為f_s,采樣序列長度為N。則采樣得到的離散序列為：

若令,則

則序列 x[n] 的離散傅里葉變換^[4-5]為：

當(dāng) q 為整數(shù)時(shí)，且 q=k 時(shí)，;當(dāng) q=3k 時(shí)，;當(dāng)q≠k，或 3k 時(shí)，。此時(shí)，頻譜不發(fā)生泄漏。當(dāng)q不為整數(shù)時(shí)，則 X[k] 均不為 0，此時(shí)發(fā)生頻譜泄漏現(xiàn)象^[6]。系統(tǒng)中 q=16 ,符合 q 為整數(shù)的條件。對信號進(jìn)行離散傅里葉變換（discrete fourier transform，DFT），從頻域的角度對反饋的數(shù)字信號進(jìn)行分析。

假設(shè)信號被 5 次諧波和 7 次諧波污染，令所有諧波幅值為 0.1 A。經(jīng)過傅里葉變換，得到信號頻譜圖。

通過疊加反向的5次諧波和7次諧波信號，消除由后續(xù)硬件引起的高次諧波影響。

3. 硬件設(shè)計(jì)

硬件電路總體結(jié)構(gòu)如圖1所示。圖1中，Zx 為被檢 MOA 測試儀的等效電阻。

圖1 硬件電路總體結(jié)構(gòu)框圖

Fig.1 Overall structure of the hardware circuitry

3.1 主控電路

微處理器使用高性能的ARM^® Cortex™-M3 32 位的 RISC 內(nèi)核，工作頻率為 72 MHz，內(nèi)置高速存儲器(高達(dá) 512 KB 的閃存和 64 KB 的 SRAM )，豐富的增強(qiáng) I/O 端口和聯(lián)接到兩條 APB 總線的外設(shè)。多達(dá) 112 個(gè)快速 I/O 端口。微處理器主要同外設(shè)進(jìn)行通信，進(jìn)行數(shù)據(jù)顯示、響應(yīng)按鍵操作等，并與 FPGA 進(jìn)行協(xié)議約定，控制 PFGA 進(jìn)行數(shù)字信號處理。

FPGA^[6-7]主要負(fù)責(zé)以下3項(xiàng)工作：

① 接收模數(shù)轉(zhuǎn)換器反饋的信號，對標(biāo)準(zhǔn)輸出信號進(jìn)行幅值和相位調(diào)節(jié)。同時(shí)，對反饋信號進(jìn)行離散傅里葉變換。設(shè)定單個(gè)周期采樣 256 個(gè)點(diǎn)，則 f_s=256f₀ 。如果采樣點(diǎn)數(shù)控制 N=256×16=4096, 可以保證 q 為整數(shù)，不發(fā)生頻譜泄漏。對信號進(jìn)行頻譜分析，信號發(fā)生時(shí)疊加反向諧波信號，抵消噪聲及高次諧波，降低波形的失真度。

② 根據(jù)奈奎斯特采樣定律，輸出序列長度為 N=4096 的離散數(shù)字信號，將信號傳遞給數(shù)模轉(zhuǎn)換器，并進(jìn)行數(shù)模轉(zhuǎn)換。在系統(tǒng)允許的失真度情況下，且保證 f_s≥2f_M，f_s 越大，由數(shù)模轉(zhuǎn)換器轉(zhuǎn)換的模擬信號越接近原始信號。

③ 同微處理器進(jìn)行約定，接收微處理器發(fā)出的命令，進(jìn)行復(fù)雜的運(yùn)算處理。

圖2 FPGA功能框圖

Fig.2 Functional block diagram of FPGA

3.2 采樣電路

16 位 A/D 和 D/A 負(fù)責(zé)信號的模數(shù)和數(shù)模轉(zhuǎn)換，A/D 轉(zhuǎn)換器將電壓、電流信號轉(zhuǎn)換為離散的數(shù)字信號，便于FPGA 處理。D/A 轉(zhuǎn)換器將離散的數(shù)字信號轉(zhuǎn)換成穩(wěn)定度非常高的正弦波電壓信號和電流信號。A/D 和 D/A 轉(zhuǎn)換器的分辨率應(yīng)該與 FPGA 采樣頻率 f_s 相匹配，否則會直接影響到后續(xù)的數(shù)據(jù)處理效果。

3.3模擬信號輸出電路

從 D/A 輸出的模擬信號 ^[8-9]通過 OP1、OP3 進(jìn)行信號調(diào)理后，經(jīng)過低通濾波器將基波和 3 次諧波之外的噪聲和高次諧波濾除，再進(jìn)行功率放大驅(qū)動輸出變壓器進(jìn)行輸出。電流信號通過I/V轉(zhuǎn)換模塊、電壓信號通過 V/V 轉(zhuǎn)換模塊進(jìn)行反饋，再經(jīng)過 OP2、OP4 信號調(diào)理，將輸出信號反饋至 OP1、OP3 的輸入端，并通過模數(shù)轉(zhuǎn)換器 ADC 傳遞至 FPGA。FPGA 調(diào)節(jié)輸出標(biāo)準(zhǔn)信號幅值和相位，并對信號進(jìn)行頻域分析，疊加反向高次諧波信號，以抵消由硬件電路引入的噪聲，降低波形失真度，改善負(fù)載特性，最終形成穩(wěn)定的閉環(huán)反饋控制電路。

3.4 上位機(jī)

微處理器通過 RS-232 與上位機(jī)進(jìn)行通信。上位機(jī)安裝監(jiān)控和通訊軟件，設(shè)有人機(jī)對話界面；讀取被檢金屬氧化鋅避雷器測試儀數(shù)據(jù)，進(jìn)行誤差計(jì)算。

4. 軟件設(shè)計(jì)

本設(shè)計(jì)采用實(shí)時(shí)嵌入式操作系統(tǒng)^[10]作為開發(fā)平臺。系統(tǒng)上電后，首行初始化配置，包括主時(shí)鐘、I/O口、SPI 模塊等。初始化成功后，讀取上位機(jī)界面設(shè)定的 U_p、I_PR1、I_PR3、I_PC1 值，如果設(shè)定值超過輸出上限，系統(tǒng)報(bào)警，需重新設(shè)定。根據(jù)設(shè)定值判斷是否需要切換電壓量程，選擇量程輸出電壓；判斷 I_PR1、I_PR3、I_PC1 電流是否需要切換量程，選擇量程輸出電流，以提高輸出精度。同時(shí)上位機(jī)通過 RS-232 或 RS-485 讀取被檢測試儀數(shù)據(jù)，計(jì)算誤差值。程序流程如圖 3 所示。

圖3 程序流程圖

Fig.3 Flowchart of program

5. 數(shù)據(jù)分析

對校準(zhǔn)裝置參比電壓輸出和諧波電流輸出的性能進(jìn)行驗(yàn)證，如表 1 和表 2 所示。220V 量程的參比電壓相對誤差不大于 0.05%； 20 mA 量程的阻性基波電流和容性基波電流的相對誤差均不大于 0.07%，3 次諧波電流相對誤差不大于 1%；相角誤差不大于 0.01°。數(shù)據(jù)符合標(biāo)準(zhǔn)裝置的相關(guān)計(jì)量要求。

表1 220V量程參比電壓誤差

Tab.1 Errors of reference voltage in the range of 220 V

表2 20mA量程電流誤差

Tab.2 Errors of current in the range of 20 mA

6. 結(jié)束語

金屬氧化物蓓蕾器測試儀校準(zhǔn)裝置采用基于 FPGA 的標(biāo)準(zhǔn)信號發(fā)生器法，通過 DFT，從頻域的角度對信號進(jìn)行分析。通過疊加反向高次諧波，抵消由硬件電路引入的噪聲，降低波形失真度。相比 RC 阻容網(wǎng)絡(luò)方法，該裝置具有精度高、相位調(diào)節(jié)靈活和操作便捷等優(yōu)點(diǎn)。避免了因電阻、電容受外界因素影響而引入的誤差，明顯提高了檢定裝置的精度和穩(wěn)定度。

參 考 文 獻(xiàn)

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