【儀表網(wǎng) 研發(fā)快訊】近日，中國科學(xué)院上海高等研究院(以下簡稱“上海高研院”)祝永新研究員和黃尊愷副研究員團(tuán)隊(duì)與上?？萍即髮W(xué)王春東研究員合作，在通用矩陣乘法加速器領(lǐng)域取得重要進(jìn)展，提出了一種名為Bit-Cigma的創(chuàng)新硬件架構(gòu)。該架構(gòu)通過優(yōu)化比特稀疏性和重構(gòu)浮點(diǎn)運(yùn)算流程，成功突破了現(xiàn)有矩陣乘法加速器設(shè)計(jì)中的技術(shù)瓶頸。相關(guān)成果已于2025年2月發(fā)表于計(jì)算機(jī)體系結(jié)構(gòu)領(lǐng)域的頂級期刊IEEE Transactions on Computers。
 

　　矩陣乘法是人工智能與科學(xué)計(jì)算的核心基礎(chǔ)，廣泛應(yīng)用于神經(jīng)網(wǎng)絡(luò)訓(xùn)練、復(fù)雜系統(tǒng)模擬等關(guān)鍵任務(wù)。這些領(lǐng)域?qū)τ?jì)算能力的要求極高，需要在處理浮點(diǎn)數(shù)運(yùn)算和量化整數(shù)運(yùn)算時具備出色的性能和精度。然而，現(xiàn)有矩陣乘法加速器設(shè)計(jì)長期面臨兩大挑戰(zhàn)：其一，二進(jìn)制數(shù)據(jù)表示中的比特級冗余導(dǎo)致計(jì)算資源浪費(fèi)，成為計(jì)算效率的瓶頸；其二，浮點(diǎn)數(shù)對階依賴高延遲、重資源的方法，成為吞吐量與計(jì)算精度的瓶頸。
 

　　針對上述挑戰(zhàn)，Bit-Cigma架構(gòu)通過一系列創(chuàng)新技術(shù)實(shí)現(xiàn)了重大突破。該架構(gòu)是一種可擴(kuò)展的比特稀疏感知架構(gòu)，能夠靈活支持多種數(shù)據(jù)類型，為各類矩陣乘法任務(wù)提供卓越的性能、精度和效率。研究團(tuán)隊(duì)提出了一種緊湊型規(guī)范有符號數(shù)(CCSD)編碼技術(shù)，以減半于傳統(tǒng)方法的硬件成本實(shí)現(xiàn)高效片上稀疏化，通過最大化比特稀疏性顯著削減冗余計(jì)算。針對大規(guī)模矩陣運(yùn)算，團(tuán)隊(duì)設(shè)計(jì)了分段式處理方法，將矩陣分解為大小合適的數(shù)據(jù)塊并動態(tài)執(zhí)行浮點(diǎn)數(shù)對階，從而在避免增加硬件資源的同時確保計(jì)算零誤差，大幅提升處理速度與吞吐量。
 

　　大量實(shí)驗(yàn)表明，基于CCSD的Bit-Cigma架構(gòu)相比當(dāng)前最先進(jìn)的浮點(diǎn)數(shù)和量化整數(shù)加速器，性能提升3-4倍，能效提高超過10倍，且實(shí)現(xiàn)了其他加速器無法達(dá)到的零計(jì)算誤差。Bit-Cigma架構(gòu)和CCSD技術(shù)為通用矩陣乘法提供了更高效、高性能的解決方案，有望支持各種應(yīng)用，并為未來的以硬件為中心的高性能系統(tǒng)奠定基礎(chǔ)。
 

　　該研究工作由上海高研院團(tuán)隊(duì)牽頭完成，得到了國家重點(diǎn)研發(fā)計(jì)劃、國家科技部SKA專項(xiàng)、國家工信部高質(zhì)量專項(xiàng)和上海市人才發(fā)展基金等項(xiàng)目的資助支持。
 

圖1：論文中提出的Bit-Cigma 矩陣乘法加速架構(gòu)