Juniper NS-ISG-1000在line-delay期間，MA持續(xù)輸出脈沖。

Tranmission，（發(fā)送）：當SL信號從常高拉低后維持一段時間。這段時間叫ACK，表示Slave響應了MA信號，正在進行數(shù)據(jù)準備。通常ACK維持0.1us到8us之間，這與Slave數(shù)據(jù)是否準備就緒有關(guān)，對于特定的Slave，其ACK的長度是基本上是固定的。ACK期間MA持續(xù)輸出脈沖。當SL發(fā)送1個BIT的START位（常‘1’），表示Slave數(shù)據(jù)準備就緒。開始數(shù)據(jù)發(fā)送。

SL會順次發(fā)1個BIT的CDS信號，1個單周期字段（SCD）；BiSS規(guī)定單周期字段長度要大于4個BIT，小于64個BIT。對于特定應用，字段長度由Slave廠商規(guī)定（例如：禹衡公司多圈編碼器的單周期位域包括16個BIT的多圈計數(shù)、17個BIT的單圈位置，2個BIT的錯誤告警和6個BIT的CRC校驗）。這個期間，MA持續(xù)輸出脈沖。

Timeout，（超時）：當SCD發(fā)出完成后，SL維持0.5~40us的低電平，這個時間段被稱為Timeout，對于特定的應用，Timeout由Slave廠商規(guī)定。MA在Timeout期間發(fā)送CDM信號，該信號一直維持到SL被拉高，SL被拉高后，本次通信*結(jié)束。

2、BiSS的寄存器通信

CDM和CDS是Master和Slave進行寄存器通信的信號。當Master與Slave進行個多個周期的數(shù)據(jù)通信后，Slave收到的Master發(fā)送的CDM序列和Master接收的CDS序列構(gòu)成了BiSS寄存器通信幀，如下圖5所示。

圖5多個Juniper NS-ISG-1000幀構(gòu)成的寄存器通信序列

圖6、圖7描述了BiSS寄存器通信讀寫時序。通過時序圖，可以了解BiSS可以與編碼器進行雙向數(shù)據(jù)交換。BiSS的寄存器通信有CRC校驗，和讀回校驗（針對寫時序）。

BiSS的寄存器通信占用帶寬很少，對比EnData2.2和NRZ等有優(yōu)勢。這是由于伺服控制器初始化時讀編碼器參數(shù)情況多，正常工作時用戶通常只關(guān)注錯誤報警信息，BiSS將錯誤報警信息放在實時性高的數(shù)據(jù)通信中，把耗時的寄存器通信用CDS和CDM實現(xiàn)，這種根據(jù)數(shù)據(jù)實時性設(shè)計不同的通信速率的方法，能夠大幅節(jié)約通信帶寬，有效降低通信時延。所以，使用BiSS編碼器能帶來更好的控制效果。

圖6BiSS寄存器通信寫時序

圖7Juniper NS-ISG-1000寄存器通信讀時序

Juniper NS-ISG-1000通信協(xié)議的實現(xiàn)方法

1、硬件解碼

對于采用硬件解碼的用戶，可以根據(jù)需要選擇IC-HAUS提供的解碼芯片，或者采用IC-HAUS提供的IP軟核進行解碼。也可以選擇帶有IP硬核的MCU。如果想利用IC-HAUS提供的IP軟核實現(xiàn)數(shù)據(jù)通信和寄存器兩種功能，需采用FPGA解碼。Juniper NS-ISG-1000資源數(shù)需大于1300個LE（將BiSS與MCU的接口設(shè)置為SPI時的編譯的結(jié)果）或等效資源數(shù)。如果僅想實現(xiàn)數(shù)據(jù)通信，可以采用CPLD解碼。CPLD資源數(shù)需大于96個LE（增加時鐘分頻電路和SPI接口后需150個以上的LE）或等效資源數(shù)。自行設(shè)計的難點是線延遲的處理，對于外引線很短或無外引線的應用，線延遲的變化很小，這時可以設(shè)計延遲固定的采樣時鐘，否則每個周期要進行一次線延遲補償。

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