Juniper T320BASE-DC軟件解碼

用戶可以通過IO模擬的BiSS時序，但這種方法不*使用。*使用Juniper T320BASE-DC的硬件外設解碼，這樣能夠?qū)iSS通信速度設定很高。而且節(jié)約了外部邏輯電路的成本，對于很多應用，節(jié)約的成本十分可觀，同時對于產(chǎn)品的系列化有優(yōu)勢。一個功能*的通用串行解碼模塊，采用不同的解碼程序應該能夠支持多種串行通信協(xié)議、全雙工、半雙工等等。例如：對于BiSS可以利用SPI的SCK可以用來模擬MA，MISO可以模擬SL。這樣用需考慮三個問題：

1、MCU硬件模塊的FIFO深度。有些MCU，外設的SPI寄存器長度是固定的，完成一幀BiSS通信需通信多次，中斷多次。結(jié)果造成MA的波形不連續(xù)。這可能帶來問題，造成通信出錯。

2、MCU硬件模塊是否具備線延遲補償?shù)哪芰?。具有線延遲補償能力的外設，可以應對實際應用環(huán)境的變化帶來的影響，可以是需求的變化，環(huán)境的變化，線路老化等等。具有線延遲的系統(tǒng)，其可靠性和適應性比沒有線延遲補償?shù)南到y(tǒng)高得多。

3、CRC解碼能力，CRC校驗對MCU的處理能力提出了要求。

使用MCU進行解碼要充分考察不同MCU外設的特點和處理能力，以及芯片廠家的力度，是否有成熟的設計等等。

3、Juniper T320BASE-DC混合解碼

如果既想利用硬件解碼，又想降低成本?？梢允褂没旌辖獯a的方法。例如用FPGA或CPLD的部分資源完成數(shù)據(jù)通信，將CDM和CDS信號引出交給MCU處理。這種方案是一種過渡性質(zhì)的方案，同時也是很實用的做法。需要注意的是,CDM必須在通信發(fā)起前準備好。隨著MCU和FPGA的發(fā)展。這種方案會逐漸淘汰，以降低系統(tǒng)之間的耦合性。

4、BiSS通信幀實例

圖8給出了BiSS通信幀的實例，幫助讀者直觀地了解BiSS通信過程。

圖8：BiSS通信幀實例

Juniper T320BASE-DC通信協(xié)議與其他通信協(xié)議的對比

如下表1標所示，BiSS通信協(xié)議在協(xié)議開放性（Availablity）、網(wǎng)絡結(jié)構(gòu)（Connectivity、Master/slavecount、Multi-slavesynchronization）和線延遲補償（Linedelaycompensation）具有優(yōu)勢，在高速性（Transmissionrate）和時延（Mincycletime）與Endat2.2相當。同時，BiSS的數(shù)據(jù)通信和寄存器通信占用不同的通信信道，互不影響。

表1不同編碼器協(xié)議的參數(shù)對比

Juniper T320BASE-DC通信協(xié)議的現(xiàn)狀和發(fā)展

Juniper T320BASE-DC通信協(xié)議經(jīng)過十余年的發(fā)展，在歐洲應用較廣，在中國也得到主要驅(qū)動器、編碼器廠商的支持。2002年在歐洲推出BiSS，2003年BiSS解碼芯片IC-MB3面世。2009年推出BiSSunidirectional版本。BiSS總線幀格式保持穩(wěn)定，眾多的編碼器廠商推出了基于BiSS的編碼器產(chǎn)品。目前共有超過278家廠商成為BiSS協(xié)議會員。

歐洲在工業(yè)控制領域時代的潮流，從CiA402、IEC61131-3等協(xié)議的發(fā)展來了，協(xié)議開放漸成潮流。BiSS已經(jīng)先走一步，為用戶帶來兼容性、低成本、穩(wěn)定性諸多好處。未來在中國必將取得更大發(fā)展。

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