CACR-HR10BBY81控制器的設(shè)計(jì)

　　CACR-HR10BBY81在視頻圖像處理中SDRAM主要用作數(shù)據(jù)緩存，也就是FPGA對(duì)SDRAM操作zui頻繁的為讀命令、寫命令，在這兩個(gè)命令中間插著激活、預(yù)充電、猝發(fā)終止、刷新等命令。對(duì)于高分辨率的視頻流，分辨率都在1 280×1 024以上，也就是每行的點(diǎn)像素都要大于1 280個(gè)，數(shù)據(jù)量非常的龐大。

　　為了降低CACR-HR10BBY81的操作時(shí)鐘的頻率和提高視頻處理的實(shí)時(shí)性，采用猝發(fā)的模式對(duì)SDRAM進(jìn)行操作。對(duì)于SDRAM MT48LC4M32B2TG地址為A［7：0］，猝發(fā)操作的zui大長(zhǎng)度為256.也就是說為了存儲(chǔ)和讀出一行的視頻數(shù)據(jù)要對(duì)SDRAM的多行進(jìn)行操作。如 1 280×1 024分辨率，需要5行SDRAM空間（256×5=1 280）。

　　對(duì)于不能被256整除的列數(shù)如1 600，就要采用控制猝發(fā)長(zhǎng)度的方式，為了控制方便采用8行SDRAM空間存儲(chǔ)一行視頻數(shù)據(jù)（200×8=1 600）。標(biāo)準(zhǔn)的VESA分辨率都可以用此方式存儲(chǔ)。在SDRAM控制器中設(shè)置了SDRAM的猝發(fā)長(zhǎng)度的選擇功能，只要修改需要的猝發(fā)長(zhǎng)度即可，不要重新設(shè)計(jì)代碼。

　　為了保證CACR-HR10BBY81的刷新要求，在每一行的SDRAM操作完成后就進(jìn)行一次刷新操作，此操作經(jīng)由輸入的視頻行同步信號(hào)（HSY）的觸發(fā)，如果外部視頻信號(hào)突然無(wú)輸入，為了保證zui后存儲(chǔ)的數(shù)據(jù)不丟失，進(jìn)入自刷新模式。一當(dāng)控制器檢測(cè)到HSY無(wú)變化就會(huì)啟用自刷新模式，周期對(duì)SDRAM刷新。

　　CACR-HR10BBY81控制器主狀態(tài)機(jī)如圖2所示。

　　CACR-HR10BBY81在主狀態(tài)機(jī)完成初始化狀態(tài)，進(jìn)入等待狀態(tài)后，等待讀/寫命令和視頻數(shù)據(jù)輸入信號(hào)。如果無(wú)視頻輸入，狀態(tài)機(jī)始終在等待狀態(tài)，并周期性的對(duì)SDRAM進(jìn)行刷新，直到有視頻和讀/寫命令輸入。這部分的狀態(tài)圖如圖3所示。

　　由于CACR-HR10BBY81猝發(fā)的zui大長(zhǎng)度為256，在每?jī)尚胁僮髦g都要進(jìn)行激活、讀/寫命令、猝發(fā)終止、刷新等操作。由于讀/寫數(shù)據(jù)都使用的是像素時(shí)鐘的頻率，這樣總個(gè) FPGA系統(tǒng)只有一個(gè)時(shí)鐘域，能保證整個(gè)系統(tǒng)*按照同步系統(tǒng)來設(shè)計(jì)，CACR-HR10BBY81能提高整個(gè)系統(tǒng)的可靠性。這樣會(huì)帶來一個(gè)問題，要想僅僅在視頻的有效時(shí)間，即DEN 高電平部分完成一行視頻數(shù)據(jù)的讀/寫工作，這是不能滿足要求的。為了解決這個(gè)問題，需要借用行同步、前廊和后廊的時(shí)間，但是DEN無(wú)效后不傳輸視頻數(shù)據(jù)的，為了解決這個(gè)矛盾在SDRAM控制器和數(shù)據(jù)流輸入/輸出接口之間要分別設(shè)計(jì)兩個(gè)FIFO，深度大于一行的視頻數(shù)據(jù)，采用乒乓操作保證視頻流的流暢。

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