CACR-SR03AC1ER 的寄存器通信

CDM和CDS是Master和Slave進(jìn)行寄存器通信的信號(hào)。當(dāng)Master與Slave進(jìn)行個(gè)多個(gè)周期的數(shù)據(jù)通信后，Slave收到的Master發(fā)送的CDM序列和Master接收的CDS序列構(gòu)成了BiSS寄存器通信幀，如下圖5所示。

圖5多個(gè)BiSS幀構(gòu)成的寄存器通信序列

圖6、圖7描述了CACR-SR03AC1ER 寄存器通信讀寫(xiě)時(shí)序。通過(guò)時(shí)序圖，可以了解BiSS可以與編碼器進(jìn)行雙向數(shù)據(jù)交換。BiSS的寄存器通信有CRC校驗(yàn)，和讀回校驗(yàn)（針對(duì)寫(xiě)時(shí)序）。

BiSS的寄存器通信占用帶寬很少，對(duì)比EnData2.2和NRZ等有優(yōu)勢(shì)。這是由于伺服控制器初始化時(shí)讀編碼器參數(shù)情況多，正常工作時(shí)用戶通常只關(guān)注錯(cuò)誤報(bào)警信息，BiSS將錯(cuò)誤報(bào)警信息放在實(shí)時(shí)性高的數(shù)據(jù)通信中，把耗時(shí)的寄存器通信用CDS和CDM實(shí)現(xiàn)，這種根據(jù)數(shù)據(jù)實(shí)時(shí)性設(shè)計(jì)不同的通信速率的方法，能夠大幅節(jié)約通信帶寬，有效降低通信時(shí)延。所以，使用BiSS編碼器能帶來(lái)更好的控制效果。

圖6BiSS寄存器通信寫(xiě)時(shí)序

圖7BiSS寄存器通信讀時(shí)序

CACR-SR03AC1ER 通信協(xié)議的實(shí)現(xiàn)方法

1、硬件解碼

對(duì)于采用硬件解碼的用戶，可以根據(jù)需要選擇IC-HAUS提供的解碼芯片，或者采用IC-HAUS提供的IP軟核進(jìn)行解碼。也可以選擇帶有IP硬核的MCU。如果想利用IC-HAUS提供的IP軟核實(shí)現(xiàn)數(shù)據(jù)通信和寄存器兩種功能，需采用FPGA解碼。FPGA資源數(shù)需大于1300個(gè)LE（將BiSS與MCU的接口設(shè)置為SPI時(shí)的編譯的結(jié)果）或等效資源數(shù)。如果僅想實(shí)現(xiàn)數(shù)據(jù)通信，可以采用CPLD解碼。CPLD資源數(shù)需大于96個(gè)LE（增加時(shí)鐘分頻電路和SPI接口后需150個(gè)以上的LE）或等效資源數(shù)。自行設(shè)計(jì)的難點(diǎn)是線延遲的處理，對(duì)于外引線很短或無(wú)外引線的應(yīng)用，線延遲的變化很小，這時(shí)可以設(shè)計(jì)延遲固定的采樣時(shí)鐘，否則每個(gè)周期要進(jìn)行一次線延遲補(bǔ)償。

2、CACR-SR03AC1ER 軟件解碼

用戶可以通過(guò)CACR-SR03AC1ER IO模擬的BiSS時(shí)序，但這種方法不*使用。*使用MCU的硬件外設(shè)解碼，這樣能夠?qū)iSS通信速度設(shè)定很高。而且節(jié)約了外部邏輯電路的成本，對(duì)于很多應(yīng)用，節(jié)約的成本十分可觀，同時(shí)對(duì)于產(chǎn)品的系列化有優(yōu)勢(shì)。一個(gè)功能*的通用串行解碼模塊，采用不同的解碼程序應(yīng)該能夠支持多種串行通信協(xié)議、全雙工、半雙工等等。例如：對(duì)于BiSS可以利用SPI的SCK可以用來(lái)模擬MA，MISO可以模擬SL

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