當(dāng)CIMR-M5A40185-XXXX使能時(shí)，遞減定時(shí)計(jì)數(shù)器每一個(gè)CLKOUT周期減少1次，定時(shí)計(jì)數(shù)器的值減為1時(shí)，則產(chǎn)生刷新總線請(qǐng)求，遞減定時(shí)計(jì)數(shù)器重載，操作繼續(xù)。刷新總線周期具有高優(yōu)先級(jí)，旦CIMR-M5A40185-XXXX總線有空，就執(zhí)行刷新操作。 設(shè)計(jì)者可將刷新總線周期看成是“偽讀”周期。刷新周期像普通讀周期一樣出現(xiàn)在80C186XL總線上，只是沒(méi)有數(shù)據(jù)傳輸。從引腳BHE/RFSH和A0的狀態(tài)可以判別刷新周期，如表1所列。刷新總線周期的時(shí)序要求如圖2所示。

表1 刷新周期的引腳狀態(tài)

二、CIMR-M5A40185-XXXX控制器的設(shè)計(jì)與運(yùn)行 

DRAM存在著大量、復(fù)雜的時(shí)序要求，其中訪問(wèn)時(shí)間的選擇、等待狀態(tài)以及刷新方法是至關(guān)重要的。DRAM控制器必須正確響應(yīng)CIMR-M5A40185-XXXX的所有總線周期，必須能將DRAM的部周期和其它訪問(wèn)周期分辨出來(lái)，其訪問(wèn)速度必須足夠快，以避免不必要的等待周期。 在設(shè)計(jì)時(shí)，我們采用XC95C36-15 CPLD[2]以及4Mbits的V53C8258[3]DRAM作范例。15ns的CPLD，速度相對(duì)較高，價(jià)格比較便宜。用它設(shè)計(jì)成的DRAM控制器允許80C186XL的工作速度高達(dá)20MHz，并且XC95C36有異步時(shí)鐘選擇項(xiàng)。這種特性對(duì)本設(shè)計(jì)有很大的好處。 圖3是80C186XL DRAM控制器和存儲(chǔ)器的功能框圖。

CIMR-M5A40185-XXXX控制器由80C186XL狀態(tài)信號(hào)S2、S1和S0的解碼來(lái)檢測(cè)總線的開(kāi)始、類型和結(jié)束。這些狀態(tài)線是在CLKOUT的上升沿開(kāi)始有效，在CLKOUT的下降沿失效的。CIMR-M5A40185-XXXX控制器發(fā)出的RAS和CAS信號(hào)應(yīng)該在CLKOUT的下降沿同時(shí)有效，行列地址應(yīng)該在CLKOUT上升沿附近提供。

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