ABB DAI04CPU時鐘電路設計 本系統(tǒng)采用一個33.33 MHz的外部晶體振蕩器連接到CPU的Sysclk引腳作為外部輸入的低頻時鐘源，然后通過初始化配置片內(nèi)鎖相環(huán)（PLL）將外部輸入的低頻時鐘源倍頻，為系統(tǒng)提供高頻系統(tǒng)時鐘。

3.3 ABB DAI04電路設計 由于PowerPC440GP的DDR SDRAM接口具有zui高64位數(shù)據(jù)總線和8位ECC糾錯位，所以選用5個HY5DU281622ETP-M作為板上內(nèi)存模塊，該電路結(jié)構為8 Mxl6 bits，5個內(nèi)存電路共用1個bankSel0片選空間，其中4個內(nèi)存電路構成數(shù)據(jù)總線為64位的數(shù)據(jù)存儲區(qū)，內(nèi)存容量為64 M字節(jié)，另外1個內(nèi)存電路的低8位用作ECC。

ABB DAI04還可擴展1個184針的DIMM（必須采用72位的ECC內(nèi)存條）。內(nèi)存模塊各電路及DIMM的時鐘由PowerPC440GP的Memclkout0引腳提供（其頻率等于PLB總線時鐘，一般為100 MHz或133 MHz）。ABB DAI04為了保證各器件時鐘同步．引入CY2309時鐘匹配器件，該器件擁有內(nèi)部時鐘鎖相環(huán)，可以將引腳輸出的時鐘信號分成9條相位頻率*相同的時鐘信號（5條供給芯片，4條供給DIMM），并且可以避免任一時鐘信號反射對其他時鐘造成的影響。DDRSDRAM模塊采用SSTL-2信號標準，工作電壓為2.5 V。

ABB DAI04進行布板設計時要重點考慮Data/DM/DQS等信號線的走線及長度、信號線的端接方法及符合SSTL-2信號要求的端接電壓VTT和輸入?yún)⒖茧妷盒盘朧REF的電路設計。Data/DM/DQS等信號線應盡量采用相同的走線結(jié)構并嚴格保持等長。信號線末端的端接*使用串并聯(lián)方式，如圖2所示。這里串聯(lián)端接電阻器的阻值一般為22 Ω，并聯(lián)端接電阻器阻值一般為25 Ω，位置應盡量靠近信號接收端引腳，可有效減少信號反射和電磁干擾，適應更高的時鐘率。對于端接電壓VTT和參考電壓VREF，采用內(nèi)存廠商*的ML6554來提供。另外，由于ABB DAI04電路時序操作的復雜性，結(jié)合控制器內(nèi)部時序寄存器的配置對這部分電路進行板級仿真是非常重要的。

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