【儀表網 研發(fā)快訊】近日，北京大學在非易失性存儲器領域取得突破性進展。電子學院邱晨光-彭練矛團隊首次提出“納米柵超低功耗鐵電晶體管”。團隊通過優(yōu)化鐵電晶體管器件結構，引入納米柵極電場匯聚增強效應，研制出可在0.6V超低電壓下工作的鐵電晶體管，能耗降低至0.45fJ/μm，并且將物理柵長縮減到1納米極限，為國際上迄今尺寸最小、功耗最低的鐵電晶體管，為構建高性能亞1納米節(jié)點芯片和高算力AI芯片架構提供了更具潛力的新物理機制存儲器件。該突破性成果以“Nanogate ferroelectric transistors with ultralow operation voltage of 0.6V”為題，在線發(fā)表于《科學》(Science)子刊《科學·進展》(Science Advances)。
 

　　邏輯器件和存儲器件是構建集成電路的兩大底層元器件。邏輯單元構成芯片的“運算與控制中樞”，存儲單元構成芯片的“數據倉庫”，兩者占集成電路市場規(guī)模的70%以上。在摩爾定律的驅動下，邏輯晶體管通過制程微縮和架構迭代，性能不斷提升，當前業(yè)界已實現(xiàn)2納米節(jié)點邏輯芯片量產，并且CMOS晶體管在0.7V的低電壓下工作。然而相比之下，非易失性存儲器幾十年來性能發(fā)展相對滯后，主流的非易失性Flash存儲技術難以微縮到先進節(jié)點；最為關鍵的是，F(xiàn)lash存儲需要在5V以上高電壓下完成數據擦寫。因此，現(xiàn)有芯片必須在邏輯單元和非易失存儲之間集成升降壓電路以完成工作電壓轉換，這帶來了額外面積開銷、能耗增加等一系列問題。更為重要的是，現(xiàn)代AI芯片架構的核心在于數據流優(yōu)化，邏輯和存儲之間的電壓不匹配直接導致數據交互不暢通，嚴重拖累了AI芯片算力，并大幅增加了能耗。
 

邏輯與存儲芯片的電壓演進與業(yè)界兼容的納米柵鐵電存儲結構展望
 

　　鐵電晶體管利用鐵電材料的極化翻轉實現(xiàn)數據存儲，是后摩爾芯片技術中極具潛力的半導體存儲器，受到學術界和業(yè)界廣泛關注。憑借極化雙穩(wěn)態(tài)存儲機制和三端晶體管結構，有望構建非易失性存算一體架構，實現(xiàn)存儲與高速計算的完美結合，是破解“存儲墻”和實現(xiàn)人工智能底層架構革新的關鍵新技術。然而迄今為止，受限于平板鐵電體矯頑電壓的物理限制，傳統(tǒng)鐵電晶體管仍需用1.5V以上電壓實現(xiàn)鐵電極化翻轉和數據擦寫。盡管優(yōu)于Flash，但常規(guī)鐵電晶體管理論上無法降低電壓到0.7V以下，即無法匹配到邏輯電壓水平。如何實現(xiàn)亞0.7V的超低電壓存儲技術，是突破存儲墻瓶頸和提升AI芯片算力的關鍵。
 

納米柵鐵電晶體管的超低電壓電學表征
 

　　在本工作中，邱晨光-彭練矛團隊首次提出“納米柵鐵電晶體管結構”和“納米柵極電場增強機理”。通過優(yōu)化器件結構，巧妙地將柵電極尺寸縮小到納米極限尺度。利用納米柵的尖端電場匯聚效應，在鐵電層中構建了高度局域化的強電場匯聚區(qū)，有效地放大了局部電場強度，大幅降低鐵電極化翻轉電壓，超越了常規(guī)平板鐵電體的矯頑電壓極限，打破了“低電壓與高矯頑電場不可兼得”的固有認知，實現(xiàn)了0.6V超低工作電壓，將鐵電存儲電壓降低到和邏輯電壓相當水平。研制的鐵電晶體管能耗水平低至0.45 fJ/μm，領先國際已有報道一個數量級，存儲速度接近1納秒。該研究在國際上首次發(fā)現(xiàn)鐵電晶體管具有反常的尺寸微縮優(yōu)勢，即物理柵長微縮到極限1納米時顯著匯聚并增強了電場，極小柵極尺寸有效改善了鐵電存儲特性，充分表明鐵電存儲器在構建未來亞納米節(jié)點芯片具有顯著優(yōu)勢。
 

納米柵鐵電晶體管的超低功耗機理分析
 

　　審稿人認為，利用納米尺度場匯聚機理來實現(xiàn)超低電壓存儲的概念頗具新意，該器件打破了常規(guī)平板鐵電體的矯頑電壓極限，展現(xiàn)出優(yōu)異的存儲性能，首次在鐵電存儲器中實現(xiàn)了與邏輯晶體管電壓的兼容，該研究結果對構建更高效存儲芯片有重要意義。
 

　　納米柵極電場增強效應對優(yōu)化鐵電晶體管的設計具有普適性指導意義，可擴展至廣泛鐵電材料體系。未來通過原子層沉積等標準CMOS工藝有望研發(fā)出業(yè)界兼容的超低功耗鐵電存儲芯片?；谶@項新機理已率先申請兼容業(yè)界NAND結構和嵌入式SOC架構的關聯(lián)專利集合，形成具有完全自主知識產權的“納米柵超低功耗鐵電晶體管”結構和工藝技術體系(中國專利：202511671105.4/202511672017.6/202511674034.3)，助力我國在新型存儲領域打破國外技術壁壘，推動國產存儲芯片和人工智能芯片底層硬件架構創(chuàng)新。
 

　　邱晨光，彭練矛，電子學院徐琳博士為論文通訊作者，電子學院博士后孟德歡、博士研究生馬學周、沈子卓為論文共同第一作者。研究得到國家重點研發(fā)計劃，國家自然科學基金委卓越研究群體項目、優(yōu)青項目、重點項目，騰訊科學探索獎，阿里巴巴達摩院青橙獎等的資助。