【儀表網(wǎng) 研發(fā)快訊】近日，北京大學(xué)在非易失性存儲(chǔ)器領(lǐng)域取得突破性進(jìn)展。電子學(xué)院邱晨光-彭練矛團(tuán)隊(duì)首次提出“納米柵超低功耗鐵電晶體管”。團(tuán)隊(duì)通過(guò)優(yōu)化鐵電晶體管器件結(jié)構(gòu)，引入納米柵極電場(chǎng)匯聚增強(qiáng)效應(yīng)，研制出可在0.6V超低電壓下工作的鐵電晶體管，能耗降低至0.45fJ/μm，并且將物理柵長(zhǎng)縮減到1納米極限，為國(guó)際上迄今尺寸最小、功耗最低的鐵電晶體管，為構(gòu)建高性能亞1納米節(jié)點(diǎn)芯片和高算力AI芯片架構(gòu)提供了更具潛力的新物理機(jī)制存儲(chǔ)器件。該突破性成果以“Nanogate ferroelectric transistors with ultralow operation voltage of 0.6V”為題，在線發(fā)表于《科學(xué)》(Science)子刊《科學(xué)·進(jìn)展》(Science Advances)。
 

　　邏輯器件和存儲(chǔ)器件是構(gòu)建集成電路的兩大底層元器件。邏輯單元構(gòu)成芯片的“運(yùn)算與控制中樞”，存儲(chǔ)單元構(gòu)成芯片的“數(shù)據(jù)倉(cāng)庫(kù)”，兩者占集成電路市場(chǎng)規(guī)模的70%以上。在摩爾定律的驅(qū)動(dòng)下，邏輯晶體管通過(guò)制程微縮和架構(gòu)迭代，性能不斷提升，當(dāng)前業(yè)界已實(shí)現(xiàn)2納米節(jié)點(diǎn)邏輯芯片量產(chǎn)，并且CMOS晶體管在0.7V的低電壓下工作。然而相比之下，非易失性存儲(chǔ)器幾十年來(lái)性能發(fā)展相對(duì)滯后，主流的非易失性Flash存儲(chǔ)技術(shù)難以微縮到先進(jìn)節(jié)點(diǎn)；最為關(guān)鍵的是，F(xiàn)lash存儲(chǔ)需要在5V以上高電壓下完成數(shù)據(jù)擦寫(xiě)。因此，現(xiàn)有芯片必須在邏輯單元和非易失存儲(chǔ)之間集成升降壓電路以完成工作電壓轉(zhuǎn)換，這帶來(lái)了額外面積開(kāi)銷、能耗增加等一系列問(wèn)題。更為重要的是，現(xiàn)代AI芯片架構(gòu)的核心在于數(shù)據(jù)流優(yōu)化，邏輯和存儲(chǔ)之間的電壓不匹配直接導(dǎo)致數(shù)據(jù)交互不暢通，嚴(yán)重拖累了AI芯片算力，并大幅增加了能耗。
 

邏輯與存儲(chǔ)芯片的電壓演進(jìn)與業(yè)界兼容的納米柵鐵電存儲(chǔ)結(jié)構(gòu)展望
 

　　鐵電晶體管利用鐵電材料的極化翻轉(zhuǎn)實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)，是后摩爾芯片技術(shù)中極具潛力的半導(dǎo)體存儲(chǔ)器，受到學(xué)術(shù)界和業(yè)界廣泛關(guān)注。憑借極化雙穩(wěn)態(tài)存儲(chǔ)機(jī)制和三端晶體管結(jié)構(gòu)，有望構(gòu)建非易失性存算一體架構(gòu)，實(shí)現(xiàn)存儲(chǔ)與高速計(jì)算的完美結(jié)合，是破解“存儲(chǔ)墻”和實(shí)現(xiàn)人工智能底層架構(gòu)革新的關(guān)鍵新技術(shù)。然而迄今為止，受限于平板鐵電體矯頑電壓的物理限制，傳統(tǒng)鐵電晶體管仍需用1.5V以上電壓實(shí)現(xiàn)鐵電極化翻轉(zhuǎn)和數(shù)據(jù)擦寫(xiě)。盡管優(yōu)于Flash，但常規(guī)鐵電晶體管理論上無(wú)法降低電壓到0.7V以下，即無(wú)法匹配到邏輯電壓水平。如何實(shí)現(xiàn)亞0.7V的超低電壓存儲(chǔ)技術(shù)，是突破存儲(chǔ)墻瓶頸和提升AI芯片算力的關(guān)鍵。
 

納米柵鐵電晶體管的超低電壓電學(xué)表征
 

　　在本工作中，邱晨光-彭練矛團(tuán)隊(duì)首次提出“納米柵鐵電晶體管結(jié)構(gòu)”和“納米柵極電場(chǎng)增強(qiáng)機(jī)理”。通過(guò)優(yōu)化器件結(jié)構(gòu)，巧妙地將柵電極尺寸縮小到納米極限尺度。利用納米柵的尖端電場(chǎng)匯聚效應(yīng)，在鐵電層中構(gòu)建了高度局域化的強(qiáng)電場(chǎng)匯聚區(qū)，有效地放大了局部電場(chǎng)強(qiáng)度，大幅降低鐵電極化翻轉(zhuǎn)電壓，超越了常規(guī)平板鐵電體的矯頑電壓極限，打破了“低電壓與高矯頑電場(chǎng)不可兼得”的固有認(rèn)知，實(shí)現(xiàn)了0.6V超低工作電壓，將鐵電存儲(chǔ)電壓降低到和邏輯電壓相當(dāng)水平。研制的鐵電晶體管能耗水平低至0.45 fJ/μm，領(lǐng)先國(guó)際已有報(bào)道一個(gè)數(shù)量級(jí)，存儲(chǔ)速度接近1納秒。該研究在國(guó)際上首次發(fā)現(xiàn)鐵電晶體管具有反常的尺寸微縮優(yōu)勢(shì)，即物理柵長(zhǎng)微縮到極限1納米時(shí)顯著匯聚并增強(qiáng)了電場(chǎng)，極小柵極尺寸有效改善了鐵電存儲(chǔ)特性，充分表明鐵電存儲(chǔ)器在構(gòu)建未來(lái)亞納米節(jié)點(diǎn)芯片具有顯著優(yōu)勢(shì)。
 

納米柵鐵電晶體管的超低功耗機(jī)理分析
 

　　審稿人認(rèn)為，利用納米尺度場(chǎng)匯聚機(jī)理來(lái)實(shí)現(xiàn)超低電壓存儲(chǔ)的概念頗具新意，該器件打破了常規(guī)平板鐵電體的矯頑電壓極限，展現(xiàn)出優(yōu)異的存儲(chǔ)性能，首次在鐵電存儲(chǔ)器中實(shí)現(xiàn)了與邏輯晶體管電壓的兼容，該研究結(jié)果對(duì)構(gòu)建更高效存儲(chǔ)芯片有重要意義。
 

　　納米柵極電場(chǎng)增強(qiáng)效應(yīng)對(duì)優(yōu)化鐵電晶體管的設(shè)計(jì)具有普適性指導(dǎo)意義，可擴(kuò)展至廣泛鐵電材料體系。未來(lái)通過(guò)原子層沉積等標(biāo)準(zhǔn)CMOS工藝有望研發(fā)出業(yè)界兼容的超低功耗鐵電存儲(chǔ)芯片。基于這項(xiàng)新機(jī)理已率先申請(qǐng)兼容業(yè)界NAND結(jié)構(gòu)和嵌入式SOC架構(gòu)的關(guān)聯(lián)專利集合，形成具有完全自主知識(shí)產(chǎn)權(quán)的“納米柵超低功耗鐵電晶體管”結(jié)構(gòu)和工藝技術(shù)體系(中國(guó)專利：202511671105.4/202511672017.6/202511674034.3)，助力我國(guó)在新型存儲(chǔ)領(lǐng)域打破國(guó)外技術(shù)壁壘，推動(dòng)國(guó)產(chǎn)存儲(chǔ)芯片和人工智能芯片底層硬件架構(gòu)創(chuàng)新。
 

　　邱晨光，彭練矛，電子學(xué)院徐琳博士為論文通訊作者，電子學(xué)院博士后孟德歡、博士研究生馬學(xué)周、沈子卓為論文共同第一作者。研究得到國(guó)家重點(diǎn)研發(fā)計(jì)劃，國(guó)家自然科學(xué)基金委卓越研究群體項(xiàng)目、優(yōu)青項(xiàng)目、重點(diǎn)項(xiàng)目，騰訊科學(xué)探索獎(jiǎng)，阿里巴巴達(dá)摩院青橙獎(jiǎng)等的資助。