【儀表網(wǎng) 研發(fā)快訊】近日，集成電路學(xué)院(信息與電子工程學(xué)院)王國(guó)興教授課題組在面向無線通信應(yīng)用的寬帶高精度模數(shù)轉(zhuǎn)換器芯片領(lǐng)域取得了顯著進(jìn)展，相關(guān)研究成果以“A 6.4-GS/s, 200-MHz BW 77.3-dB DR 71.5-dB SNDR 2× TI Extrapolated CT DSM Employing Broadband Hybrid-Inputs Adder and Nonlinearity-Suppression DAC Encoder”為題發(fā)表在國(guó)際頂級(jí)集成電路期刊IEEE Journal of Solid-State Circuits(JSSC)上。論文第一作者為集成電路學(xué)院(信息與電子工程學(xué)院)博士生劉悅凱，通訊作者為祁亮副教授，王國(guó)興教授為論文的共同作者。
 

　　研究背景
 

　　寬帶高精度模數(shù)轉(zhuǎn)換器是移動(dòng)應(yīng)用通信和物聯(lián)網(wǎng)硬件中的核心電路模塊。其中，連續(xù)時(shí)間ΔΣ調(diào)制器(CT-DSM)因其阻性輸入阻抗和抗混疊濾波特性，在無線收發(fā)機(jī)領(lǐng)域得到了廣泛應(yīng)用。然而，受限于自身的過采樣特性，CT-DSM芯片在大帶寬應(yīng)用背景下需要工作在超高速采樣時(shí)鐘下，這極大地增加了芯片設(shè)計(jì)的難度，并限制了系統(tǒng)的能效。
 

　　研究?jī)?nèi)容
 

2× TI CT DSM模擬外插預(yù)測(cè)架構(gòu)系統(tǒng)框圖
 

電容電阻并聯(lián)型源極退化跨導(dǎo)輸入前端電路圖及帶寬提升效果圖
 

使用反向編碼的外環(huán)三態(tài)IDAC電路示意圖及性能提升效果圖
 

　　針對(duì)寬帶CT-DSM存在的過采樣率受限問題，研究團(tuán)隊(duì)將時(shí)鐘交織技術(shù)(TI)應(yīng)用到寬帶CT-DSM架構(gòu)中，并基于模擬外插預(yù)測(cè)架構(gòu)，采用了積分器級(jí)聯(lián)前饋式環(huán)路濾波器，在噪聲傳遞函數(shù)中實(shí)現(xiàn)了零點(diǎn)優(yōu)化。在電路設(shè)計(jì)方面，研究團(tuán)隊(duì)針對(duì)多路輸入的加法器電路模塊，提出了混合型輸入前端的電流型加法器，并創(chuàng)新性地設(shè)計(jì)了電容電阻并聯(lián)型源極退化跨導(dǎo)(Gm)輸入前端，顯著提高了跨導(dǎo)輸入路徑的帶寬。此外，針對(duì)外環(huán)DAC失配問題，研究團(tuán)隊(duì)提出了針對(duì)三態(tài)IDAC的反向編碼方式，大幅降低了對(duì)外環(huán)DAC失配的敏感度。
 

　　研究成果
 

2× TI CT DSM芯片顯微照片和版圖布局圖
 

單音信號(hào)激勵(lì)下芯片輸出頻譜圖
 

動(dòng)態(tài)范圍測(cè)試結(jié)果圖
 

先進(jìn)模數(shù)轉(zhuǎn)換器性能對(duì)比圖
 

　　該原型芯片采用28nm CMOS工藝制造，核心面積為0.13mm²，實(shí)現(xiàn)了71.5dB的SNDR和77.3dB的動(dòng)態(tài)范圍(DR)。在目前已報(bào)道的帶寬不低于100MHz的先進(jìn)寬帶模數(shù)轉(zhuǎn)換器芯片中，其動(dòng)態(tài)范圍指標(biāo)達(dá)到了國(guó)際領(lǐng)先水平。該研究成果為寬帶高精度ΔΣ型模數(shù)轉(zhuǎn)換器芯片的系統(tǒng)架構(gòu)設(shè)計(jì)提供了新的解決方案。